Examen aic final junio año 2010

Arquitectura e Ingenier´ de Computadores ıa Examen final de junio
Viernes, 18 de junio de 2010

¡Acu´rdate de poner tu nombre en todas las hojas que utilices! e ¡Justifica claramente todas tus contestaciones! Utiliza grupos de folios separados para responder a las cuestiones de cada parte

SOLUCIONES

PARTE ARQUITECTURAS MONOPROCESADOR
1. (4 puntos, 0,5 ptos. cada apartado) Comenta oresponde brevemente (bastan dos o tres frases) a los siguientes conceptos relacionados con la primera parte de la asignatura: 1. El principal motivo para haber desarrollado las arquitecturas multicore ha sido la escala de integraci´n, pues de esta forma se pueden poner m´s transistores en el chip. o a 2. Seg´n los estudios realizados, las aplicaciones enteras actuales podr´ obtener hasta un IPC u ıande 50-60, estando limitado dicho n´mero por los riesgos estructurales y los riesgos de control. u 3. Los procesadores superescalares emiten un n´mero variable de instrucciones por ciclo de reloj, u usando ejecuci´n en-orden si est´n est´ticamente planificados, y ejecuci´n fuera-de-orden si o a a o est´n din´micamente planificados. a a 4. Los procesadores VLIW y los procesadores superescalaresplanificados est´ticamente tienen a muchas semejanzas tanto en el dise˜o del hardware como en la tecnolog´ necesaria en el comn ıa pilador, us´ndose normalmente m´s los segundos para procesadores con un ratio de emisi´n a a o de instrucciones peque˜o (en torno a 2 instrucciones por ciclo de reloj). n 5. En una arquitectura de tipo VLIW, las caracter´ ısticas de la arquitectura hacen que la complejidaddel banco de registros sea muy baja. 6. (1,5 puntos, 0,5 ptos. cada apartado) Estamos dise˜ando mejoras para un procesador sun perescalar de 2 v´ un IPC medio de 1,4 y una profundidad de 10 etapas, que tiene una ıas, frecuencia de reloj de 2 GHz. Como aplicaci´n de prueba tenemos un benchmark que consta o de 109 instrucciones, con la siguiente mezcla: 25 % instrucciones de saltos condicionales, 30% de operaciones de memoria (de estas, el 70 % a operadores enteros y el resto a operadores en coma flotante), el 30 % de operaciones aritmetico-l´gicas con n´meros enteros, el 10 % de o u operaciones en coma flotante, y el resto (5 %) de saltos incondicionales. a) La primera mejora que queremos estudiar es relativa al predictor de saltos. El predictor original de saltos del procesador ten´ unacierto del 90 %, y el nuevo predictor dise˜ado ıa n tiene un acierto del 98 %, lo cual nos proporciona una ganancia en el tiempo total de ejecuci´n de la aplicaci´n del 3 %. Se pide el tiempo de ejecuci´n de la aplicaci´n (en o o o o segs.) en el procesador original y en el procesador con la predicci´n mejorada de los saltos. o

1

b) La segunda mejora introduce caches no bloqueantes en elprocesador. Aunque la tasa de fallos no cambia, al permitir un mayor paralelismo entre los accesos a cache consigue reducir el CPI medio de todas las operaciones de memoria en un 40 %, sin afectar al CPI medio del resto de instrucciones. Nota: El CPI medio original de todas las operaciones de memoria era de 2. Se pide el nuevo tiempo de ejecuci´n de la aplicaci´n as´ como la o o ı ganancia en tiempode ejecuci´n. o c) Por ultimo, se solicita los MFLOPs que obtiene el procesador original as´ como cada una ´ ı de las dos mejoras presentadas.

Soluci´n o

1. Falso. La escala de integraci´n permite poner un elevad´ o ısimo n´mero de transistores en el chip, u independientemente de la organizaci´n elegida para la configuraci´n de dichos transistores. o o El principal motivo para lasarquitecturas multicore ha sido el elevado consumo de energ´ ıa por superficie de chip al intentar aumentar las prestaciones de una arquitectura superescalar, lo que ha originado un problema t´rmico que ha llevado en ocasiones a que se quemaran e partes del chip. Adicionalmente, al intentar aumentar la frecuencia del reloj en un procesador superescalar de m´ltiples etapas se ha encontrado que aumentaba...