Arquitectura Del Microprocesador Icai-Risc-16

Arquitectura del microprocesador ICAI-RiSC-16
José Daniel Muñoz Frías
30 de agosto de 2012. Revisión: 0.1
Resumen
En este documento se presenta una arquitectura RISC de 16 bits, lo suficientemente simple como para poder ser
abordada en un curso introductorio de diseño de sistemas digitales, pero lo suficientemente compleja como para poder
desarrollar aplicaciones reales con ella. Además esposible implantar esta arquitectura usando una FPGA de pocos
recursos, como por ejemplo una Flex 10k30 de Altera, lo que facilita su uso en el laboratorio por el alumno.

1.

Introducción

Es frecuente encontrar en la literatura arquitecturas diseñadas con fines docentes que se han simplificado tanto que
están muy lejos de los diseños actuales. Incluso existen aún diseños basados enacumulador, cuando este tipo de CPU
hace años que están en desuso. Por otro lado, las arquitecturas actuales de 32 bits como IA–32,1
PowerPC o MIPS son demasiado complejas para ser implantadas en un tiempo razonable en un laboratorio.
Por todo ello, en este documento se presenta una arquitectura simple de 16 bits, pero muy similar al MIPS, por
lo que se consigue por un lado el objetivo de tener unaarquitectura que es relativamente simple de implantar y que
necesita pocos recursos hardware; pero sin que esté alejada de las arquitecturas reales usadas por la industria en la
actualidad.
La arquitectura ICAI-RiSC-16 está basada en el procesador RiSC-16 (Ridiculously Simple Computer 16 bits)
desarrollado por el profesor Bruce Jacob de la universidad de Maryland [Jacob, 2000]. No obstante se hancambiado
algunos aspectos para hacerla lo más parecida posible al MIPS[Patterson and Hennessy, 2000].

2.

La arquitectura ICAI–RiSC–16

En esta sección se presenta la arquitectura diseñada. Tal como se ha expuesto en la introducción, esta arquitectura
es una versión de 16 bits del MIPS, con algunos cambios orientados a facilitar su integración en lógica programable.
Sus característicasson:
Arquitectura Harvard. Para facilitar el diseño, el programa se almacena en una memoria interna de la FPGA
configurada como ROM y los datos en otra memoria RAM interna.
Bus de datos de 16 bits.
Buses de direcciones de 16 bits. No obstante, dado que las memorias usadas son las integradas dentro de la
FPGA y éstas tienen un tamaño limitado; sólo se usarán los 6 bits menos significativos,disponiendo así de 64
palabras de memoria, tanto de programa como de datos.
El acceso a memoria se realiza siempre en palabras de 16 bits, por lo que las direcciones representan direcciones
de palabra, no de byte.
8 registros de datos.
1 IA-32

son las siglas de Intel Architecture 32 bits. Esta arquitectura engloba toda la familia de microprocesadores de Intel usados en los PC
compatibles,desde el 80386 hasta los modernos Core 2.

1

Bit:
RRR:

15 14 13 12 11 10
3 bits
3 bits
codop
rs

RRI:

3 bits
codop

3 bits
rs

RI:

3 bits
codop

9

87
3 bits
rt
3 bits
rt

3 bits
rs

6

54
3 bits
rd

3

210
4 bits
cod_func

7 bits
Inmediato con signo (−64 a 63)

10 bits
Inmediato sin signo (0 a 0x3FF)

Figura 1: Formatos de instrucción de laarquitectura ICAI-RiSC-16.

Ensamblador
nand rd, rs, rt
add rd, rs, rt
sub rd, rs, rt
sll rd, rs
sra rd, rs
srl rd, rs
sltu rd, rs, rt

0
0
0
0
0
0
0

Formato
rs rt rd
rs rt rd
rs rt rd
rs 0 rd
rs 0 rd
rs 0 rd
rs rt rd

0
1
2
3
4
5
6

Descripción
rd = rs NAND rt
rd = rs + rt
rd = rs - rt
rd = rs desplazado 1 bit a la izquierda
rd = rs desplazadoaritméticamente 1 bit a la derecha
rd = rs desplazado lógicamente 1 bit a la derecha
rd = 1 si rs < rt, 0 si no. Comparación sin signo

Cuadro 1: Instrucciones aritméticas de la arquitectura ICAI-RiSC-16.
Al igual que todos los procesadores RISC, el registro 0 es la constante 0, por lo que cualquier escritura en este
registro se pierde y cualquier lectura devuelve un cero.
Instrucciones de tres...