Ensayos

ECCI: ESCUELA COLOMBIANA DE CARRERAS INDUSTRIALES

Asignatura: Diseño Grafico Semestre: VIII

Guía No. 1 Fecha: 16 de febrero de 2009

Nombre: ______________________ Código: ____________

Objetivo general:

• Describir las características disponibles en el flujo de diseño de ISE, y la interfaz Project Navigator, para la síntesis, simulación, implantación y programación decircuitos Integrados (ICs).

Objetivos específicos:

• Diseñar e implementar circuitos integrados, mediante el lenguaje esquemático de programación de ISE Xilinx.

• Simular los circuitos integrados haciendo uso de la herramienta Test Bench WaveForm, para observar el correcto funcionamiento de los dispositivos implementados o detectar errores.

• Conocer el concepto de lógicacombinacional para Implementar en el software diversos dispositivos como: Multiplexores, Demultiplexores, Decodificadores, entre otros dispositivos que hacen parte de la lógica combinacional

MARCO TEORICO

El ambiente de software integrado o ISE, es el conjunto de diseño de software de Xilinx. El ISE puede ser usado en CPLD, FPGA y ASIC, entre otros.

ISE permite empezar un diseño concualquier número de tipos diferentes de fuente, incluyendo:

• HDL (VHDL, Verilog HDL, ABEL)
• Archivos de diseño esquemático
• EDIF
• NGC/NGO
• Máquinas de estado
• Núcleos IP

Características disponibles en el flujo de diseño ISE:

▪ Ingreso del diseño

- Editor de texto ISE. Es provisto en el ISE para entrar el código del diseño y para poder observarlos reportes.
- Editor de esquemático. El sistema de captura de ingeniería ECS (Engineering Capture System) es una interfaz gráfica de usuario (GUI) que permite crear, ver y editar esquemáticos y símbolos en el flujo de diseño.
- Generador de núcleo. El sistema Generador de NÚCLEO es una herramienta de diseño que entrega núcleos parametrizados y optimizados para las FPGAs de Xilinx,que están en el rango de operadores aritméticos simples como sumadores, hasta la construcción de bloques a nivel de sistema como filtros, transformadores, FIFOs y memorias.
- Editor de restricciones. El editor de restricciones permite crear y modificar las restricciones de temporización más comúnmente usadas.
- PACE. El editor de restricciones de área y distribución de pines (PACE)permite ver y editar las E/S, la l´goca global y las restricciones del Área de Grupo.
- Editor de máquina de estado StateCAD. El StateCAD permite especificar estados, transiciones y acciones del editor gráfico. La máquina de estado será creada en HDL.

▪ Síntesis: Consiste en reducir una descripción de alto nivel de abstracción a un nivel de compuertas que pueda ser implementadoen un CPLD o FPGA
- Tecnología de Síntesis de Xilinx XST
- Integración con Leonardo Spectrum de la Mentor Graphics, Inc.
- Integración con Synplify de la Synplicity, Inc.

▪ Simulación: Permite detectar y corregir errores antes de implementar el dispositivo.
- Forma de onda del banco de prueba HDL Bencher. La herramienta HDL Bencher automatiza la creación de losbancos de prueba y las instalaciones de prueba usando un editor gráfico de forma de onda.
- Integración con el simulador ModelSim de la Model Technology, Inc.

▪ Implementación:
- Traslado. El proceso de traslado (Translate) corre NGDBuild para converger todas las netlist de entrada al igual que la información de restricción del sistema a un archivo de base de datos de Xilinx.- Mapeo. El Programa de mapeo (Map) traza el mapa de un diseño lógico.
- Lugar y ruta. El programa PAR (Place and Route) acepta el diseño mapeado, le asigna lugar y ruta a la FPGA, y produce la salida para el generador de flujo de bits.
- Planificador de pista. El planificador de pista (Floorplanner) permite ver una representación gráfica de la FPGA, y ver y modificar el...